（原标题：NAND和DRAM足球投注app，本领发展瞻望）

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开首：内容编译自IEDM，谢谢。

编者按

在IEDM 2024上，SK海力士和好意思光就DRAM和NAND的将来发展分享了他们的各自不雅点，在本篇著述中，咱们笼统了两家的不雅点，以飨读者。

NAND 闪存编削与将来膨胀

NAND 单元架构于 1987 年提倡。单元（cell）在搏斗插头（contact plugs）之间串联，以权贵减少面积。1988 年，成就了基本责任旨趣，将 Fowler-Nordheim (FN) 纯底本领用于编程和擦除。与热载波编程比拟，这竣事了低功耗运转，为大边界并行操作铺平了谈路。

尔后，NAND 闪存本领在 2D NAND 的基础上见效膨胀，直至 2015 年摆布。3D NAND 本领于 2007 年问世，于今已成为主流本领。图 1 炫耀了 1987~1988 年首个 NAND 本领与 2024 年最新 NAND 本领的快照对比。跟着大宗编削后果的集合，NAND 本领的单元比特密度依然栽培了 100 多万倍。

本文笔据在 IEDM 和其他研究会议上发表的著述，归来了 NAND 见效膨胀的症结本领特征和里程碑。商议将延迟到将来的 NAND 膨胀情势。

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2D NAND

第一个 2D NAND 的特征尺寸为 1μm。约 25 年后，2D NAND 的特征尺寸缩小到约 15 纳米（图 2）。第一个紧迫的膨胀表率是自对皆浅沟断绝（SA-STI），它将 STI 本领引入了 NAND 阵列，并具有出色的可靠性。在 50nm 节点引入了间距倍增本领（在 20nm 节点以下发展为间距四倍增），以竣事超出光刻才智的单元图案化。在位线（BL）、字线（WL）和有源区引入了气隙结构，以减少互连电容和/或单元间搅扰。当作一种可选的膨胀路子，在 20nm 工艺中引入了平面浮栅 (FG：floating gate ) 单元。

二维 NAND 单元在 ~15 纳米本领节点达到了膨胀极限。这是因为：(1) 编程噪声和就地电报噪声等少数电子效应；(2) 单元间搅扰裁减了阈值电压 (Vth) 的舍弃才智。此外，WL 与有源区之间电场的加多也放弃了措施扼制才智。

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3D NAND简介

当今体式的 3D NAND 见地发布于 2007 年。2014 年推出的 3D NAND 芯片有 24 层。图 3 炫耀了 NAND 的膨胀趋势，包括从 2D NAND 到 3D NAND 的过渡。在 3D NAND 中，NAND 字符串垂直罗列，通过堆叠 WL 层竣事膨胀，而不是像 2D NAND 那样缩小单元尺寸。2007~2015 年间，3D NAND 在工艺经过、单元器件和阵列架构等方面的很多症结本领特征都获取了体现（表 I）。

A. 工艺集成特征

3D NAND 架构如图 4 所示。3D NAND 工艺的主要特质是经受 “打孔插拔 ”（punch and plug）经过。起初堆叠 WL 并造成复古孔，然后造成单元薄膜和沟谈多晶硅（poly-Si）。与之前提倡的其他 3D NAND 工艺不同，单元堆叠不需要重复工艺本领。WL 触点是通过造成道路来制作的，因此光刻本领不会跟着 WL 堆叠的加多而线性加多。这些工艺集成性情最大限制地减少了工艺本领，竣事了 3D NAND 的位本钱缩放。

B. 单元（cell）器件特征

在 3D NAND 中，有东谈主提倡了 FG 单元和电荷阱（charge trap）单元。电荷陷坑单元当今获取了鄙俚应用。BE-TANOS（带状工程 TaN/AlO/SiN/氧化物/硅）单元本领是竣事淡雅擦除和保握性情的症结身分之一（图 5）。在 BE-TANOS 中，纯正电介质是带状工程（BE）的。高 K 值/金属栅极用于减少来自约束栅极的无须电子注入。BE-TANOS 本领起初用于研究 2D NAND，自后被引入 3D NAND。

由于改善了栅极与沟谈耦合的静电效应，GAA（Gate-All-Around）单元结构有助于改善单元性情（图 3）。GAA 通过屏蔽单元减少了单元间的搅扰。

3D NAND 沟谈中使用的多晶硅存在界面纰谬和陷坑，会裁减 Vth 变化。为了竣事窄 Vth 漫衍和改善阈下性情，咱们引入了薄多晶硅沟谈（图 6。

C. 阵列结构特质

钨金属用于 WL，以裁减 WL 电阻率并竣事 BE-TANOS 单元（图 7）。为了竣事金属 WL 架构，有东谈主提倡了替换栅极流。

为了减小芯片尺寸，发明了 CMOS 下阵列（CuA）架构（图 8）。CuA 还通过在阵列下舍弃更多的页面缓冲电路来栽培并行性，从而改善了措施和读取性能 。

在 3D NAND 中，单元的主体与硅基板脱钩，称为 “浮体”。GIDL-erase 用于提供正偏压体所需的孔。

为了栽培布局遵循，该模块架构也在陆续发展。此外，还提倡了带有双向 WL 驱动器的半 WL 结构，以栽培 WL-RC 性能（图 9）。

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3D NAND 将来的膨胀

三维 NAND 的边界已达到约 300 层堆叠，平均比特密度接近 30 Gb/mm2。跟着单元堆叠的陆续加多，工艺集成和本钱膨胀的挑战也随之加多。因此，咱们需要颠覆性的膨胀路子。

A. 逻辑膨胀和物理膨胀

在层堆叠除外，还有两种单元膨胀路子。逻辑膨胀和物理膨胀。逻辑膨胀是指加多每个单元的比特数。3D NAND 在坐褥中依然竣事了每单元 4 位。迄今为止，起初进的每单元比特数膨胀本领是在 77K 低温条款下使用外延硅通谈竣事每单元 7 比特（图 10）。逻辑膨胀的挑战在于性能和可靠性的下落，这可能导致总领有本钱的加多。

物理膨胀触及改变单元结构，这与 GAA 不同（图 11）。咱们研究了差别单元结构（半圆柱形单元）和平面单元结构。在这两种结构中，由于枯竭单元屏蔽，单元与单元之间的搅扰都会加多。此外，由于物理单元尺寸较小，少数电子效应变得愈加判辨。因此必须对单元尺寸进行优化，以保握淡雅的单元性情。

B.性能膨胀

性能膨胀有两个方面。一个是接口 I/O 性能，另一个是阵列措施/读取带宽。多年来，I/O 性能陆续栽培，响应了主机总线速率的栽培。CMOS 性情是竣事快速接口的症结。本文研究了晶圆堆叠有盘算推算。在这种有盘算推算中，CMOS 和单元阵列在两个安逸的晶圆中处理，然后在器件造成后粘合在一皆（图 12）。这么，CMOS 器件就不会闪现在单元阵列的高温工艺中，从而竣事了快速性能。

C. 东谈主工智能中的 NAND

生成式东谈主工智能正在讨论边界崭露头角。NAND 存储在东谈主工智能应用中阐扬着至关紧迫的作用。图 13 展示了 NAND 在云和角落东谈主工智能责任负载中的作用。跟着数据边界和模子边界的快速增长，NAND 存储的高密度、低功耗和快速运即将变得至关紧迫。

10nm以后的DRAM瞎想

近来，动态就地存取存储器（DRAM）家具在万般讨论应用中获取了鄙俚经受。东谈主工智能、云讨论和大数据系统对更高密度和更优性能的需求日益增长。跟着东谈主工智能模子在话语模子和测验数据集方面边界的陆续扩大，DRAM 的握续膨胀和本钱裁减关于中意行业需求至关紧迫。

然则，比年来，DRAM 的膨胀在总共边界都濒临诸多挑战，包括晶体管、电容器、金属层和搏斗点。尽管字线间距（WL pitch）和位线间距（BL pitch）尺寸缩小了 90%，单元电容也减少了 90%，但 DRAM 的症结性情于今仍得以保握。通过在工艺和材料方面的握续编削，DRAM 的膨胀已见效推动至早期 10 纳米节点。

此外，从瞎想角度来看，东谈主们已尝试了多种方法来缓解本领缩放的坚苦。在本文中，咱们将先容往日 25 年来使 10 纳米 DRAM 成为可能的编削，并探讨什么将推动 10 纳米以下 DRAM 的发展，重心怜惜工艺、器件和瞎想。

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DRAM单元晶体管的历史

20 世纪 90 年代末，已证据动态就地存取存储器（DRAM）的数据保握性情由单元晶体管走电流的尾部性情决定，而这些性情主要受栅极指点漏极泄漏（GIDL）的影响。因此，单元晶体管的工程瞎想重心在于裁减 GIDL 电流。然则，在约莫 100 纳米本领节点时，由于短沟谈效应和高电场（E 场），平面单元晶体管中约束 GIDL 变得极为坚苦。这一难题促使东谈主们探索并成就了三维单元晶体管，如图 14 所示。

图14：单元晶体管本领趋势

A.RCAT 和鞍鳍（Saddle-Fin）晶体管

图 15（a）中的凹槽沟谈阵列晶体管（RCAT）在确保数据保握时间方面比平面晶体管具有权贵上风，这是由于其沟谈长度增大以及沟谈掺杂水平较低。针对 RCAT 深度对沟谈进行离子注入，从而可将结与沟谈之间的电场最小化3。然则，由于 RCAT 底部的曲率，来自栅极的电场被分散，这减轻了栅极的约束才智。这导致了 DIBL 和体效应的加多，如图 15（b）所示，最终导致了数据写入定时裕量（tWR）的失效。

图15：(a) RCAT TEM截面和(b) RCAT底部半径与DIBL的关系

跟着本领的陆续逾越，RCAT 的曲率急剧加多，这就需要新的处分有盘算推算来应付这一问题。

高曲率问题不错通过图 16 所示的球形 RCAT（S-RCAT）来处分。在 RCAT 侧壁造成薄氧化物间隔物后，通过各向同性干法刻蚀工艺制成球形部分。尽管它八成保握礼貌的曲率，但不成幸免地会出现缺乏，而且球体之间的间距赶快减小，从而进攻了其进一步的应用。

图16：球体中心存在缺乏的S-RCAT的透射电子显微镜图像

为处分这些局限性，提倡了鞍鳍型晶体管。如图 17（b）所示，尽管其责任电流并未权贵加多，但其具备 DRAM 单元晶体管所需的理思性情，举例低漏极到源极的走电流（DIBL）和体效应。鞍鳍型晶体管可通过在 RCAT 工艺（如图 17（a）所示）之后，仅加多一个使用沟通掩模的场氧化物干法刻蚀工艺本领来造成。因此，鞍鳍型晶体管取代了 S-RCAT，况兼其结构仍在早期 10 纳米 DRAM 单元晶体管中获取应用。

Fig. 4 (a) Structure of Saddle-Fin transistor and (b) Iop current gain by applying Saddle-Fin structure to RCAT

图17 (a) 鞍鳍晶体管的结构 (b) 将鞍鳍结构应用于RCAT的Iop电流增益

B. 埋藏栅极与栅极功函数约束

尽管 RCAT 通过裁减掺杂水平来幸免高电场，但其宽结/栅艰辛迭使其容易受到栅极指点漏极泄漏（GIDL）的影响。为了处分这一结构缺欠，引入了埋栅（BG）。如表 2 所示，在千里积栅极金属（TiN）后，蚀刻深度不错调节以约束 GIDL 和责任电流。然则，过度蚀刻会导致结和栅极的下重迭，从而导致责任电流急剧下落。为了更好地约束 BG 结构的重迭，单功函数栅极（SWG）演变为双功函数栅极（DWG）。这种演变灵验地约束了 GIDL，同期保握了阔气的单元晶体监责任电流。自 2z 本领节点以来，DWG 已被应用，况兼在往日十年中一直是早期 10 纳米 DRAM 的法式单元结构。尽管往日 25 年单元电容减少了 90%，但数据保握时间仍保握在相似水平，这标明 DWG 结构具有出色的 GIDL 约束才智。

表2. 单一功函数栅极(SWG)和双功函数栅极(DWG) DRAM单元晶体管有盘算推算的结构和见地比较

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单元电容与检测裕度

DRAM单元电容（Cs）径直影响数据保握时间，其应足以存储卓绝可靠检测“1”和“0”所需的最小电荷量。具体而言，如公式（1）所示，检测裕度界说为在电荷分享时间位线（BL）和反相位线（/BL）之间的电压差（?V），减去具有工艺偏差的感测放大器（S/A）的偏移量（=Vcore/2*(1+Cb/Cs)）。Cb 为位线电容。正检测裕度关于可靠的大边界坐褥至关紧迫。

感知裕度（α）= ?V - S/A 偏移量

保握“阔气的电容值”以领有正的感知裕度一直是缩放的最大挑战。图 18展示了 DRAM 电容器的结构变化。经受圆柱形是为了最大限制地运用凹形的外名义来加多面积。然则，跟着缩放，真实不成能填充圆柱体的里面区域，因此当然地转机为柱形，这本色上减少了约 30%的名义积。如图 19 所示，电容器蚀刻的纵横比在约 50 时饱和，eTox 在约 4A 时饱和。与 4x 本领节点的电容值比拟，1c 节点的电容值裁减了 85%。跟着 2D DRAM 膨胀到 10 纳米以下节点，电容值的减少率斟酌会进一步加多。

图18. DRAM单元电容结构的历史

图19. DRAM单元电容和长宽比趋势

为了即使在电容 Cs 减小的情况下仍能保握正的感应裕度，东谈主们已选择了多种措施来裁减 Cb 和 S/A 偏移。如图 20 所示，通往日除埋栅结构中的栅极堆叠，并联结空气隙或低介电常数的位线（BL）间隔物，总位线寄生电容裁减了 65%以上。

图20. BL电容裁减 (a) 经受埋栅极本领将BL电容裁减47% (b) BL气隙间隔层将BL电容裁减30%

图 21（a）所示的传统 S/A 的固有偏移开阔会跟着缩放而恶化，因为晶体管面积的减小会加多就地掺杂波动（RDF）。然则，图 21（b）所示的失配对消 S/A（MCSA）权贵裁减了晶体管对之间的失配影响。MCSA 的偏移裁减了 10 倍。

图21. (a) 传统S/A电路，(b) 失配对消S/A电路 (MCSA)，(c) 沟通NMOS VTE失配下的偏移电压比较

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可膨胀性的瞎想处分有盘算推算

到当今为止，每当 DRAM 本领濒临边界放弃时，很多挑战都不错通过瞎想编削来克服，举例 MCSA、片上 DRAM ECC（OD-ECC）和行锤击（RH）缓解本领。OD-ECC 八成对抗各式不自如故障（举例，电压调治瞬态、数据保握时间退化、间歇性 tWR 失效），况兼一直是 10 纳米级 DRAM 本领的症结推开赴分之一。如图 22 所示，关于特定的纰谬率，不错容忍一定数目的失效位。仅 ECC 就能使数据保握时间延长三倍。

图22. (a) 就地FBC与块大小为128+8位的OD-ECC中的故障率 (b) 具有ECC的数据保握时间失效位减少

DRAM缩放的另一个紧迫瞎想处分有盘算推算是使用保护电路来缓解行锤击（RH：Row Hammer）的影响。如图 23 所示，当反复激活 DRAM 行时，相邻行中的数据会受到搅扰，从而导致行锤击故障。如图 13（b）所示，由于迤逦栅极（Nth）向位线搏斗（BLC）的电荷注入，导致了静态节点（SN）的电荷蚀本。跟着马鞍鳍结构的经受，行锤击的固有容限变差，因为这种结构裁减了樊篱。跟着缩放陆续到 20 纳米以下，行锤击容限赶快恶化。器件优化无法确保实足幸免行锤击故障，因此需要基于瞎想的缓解措施，即刷新最常常拜访地址的相邻行。细则最常常拜访行地址的方法是最紧迫的部分。Kim 提倡了概率迤逦追踪法与计数法相联结的方法，斟酌这种方法八成确保 10 纳米 DRAM 具有对抗行锤击的才智。

图23. (a) 行搅扰器和受害者行地址 (b) 从存储节点到N+1行地址BLC的电荷泄漏旅途

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10 纳米以下的将来挑战

在接近 10 纳米的本领节点，DWG 也濒临着放弃。如图24 所示，单元电阻的加多变得愈发笔陡。单元电容斟酌每代也会裁减约 30%，这标明仅依靠咱们现存的瞎想和器件处分有盘算推算将无法克服这一难题。

图24. 每个工艺节点下的单元电阻趋势（左轴）和单元面积（右轴）

A. 垂直栅极晶体管（VGT：Vertical gate transistor）

第一种方法是垂直栅极晶体管（VGT）。4F2 VGT 结构的电阻可能低于 BG，因为 BLC 搏斗位于沟谈下方。在早期，有东谈主建议经受体聚拢结构来幸免浮体效应（FBE），但 BL 到 BL 的耦合噪声会裁减感测裕度。当沟谈径直位于 BL 上时，应像 3D DRAM 相同通过裁减 GIDL 来约束 FBE。4F2 单元具有与 6F2 沟通的电容结构和面积，4F2 VGT 与 6F2 具有沟通的缩放放弃。

图25. 具有单元晶圆下部外围电路晶圆的垂直栅极晶体管结构

B. 3D DRAM

最近，Choi 展示了一种经受垂直位线和横向字线架构的多层堆叠单元集成的 3D DRAM。还标明 3D DRAM 在动态情势下易受 FBE 影响，而减小 GIDL 可将 FBE 裁减到 2D DRAM 的水平。然则，FBE 影响数据保握时间这一事实意味着需要计议诸如行锤击之类的瞎想缓解有盘算推算。在 3D DRAM 中，水平单元电容器和宽字线着陆垫区域占用较大面积。为了确保 3D DRAM 相干于 2D DRAM 的本钱效益，应优化层数和每层的单元尺寸。

图26. 3D DRAM的见地暗示图和截面透射电镜图像

图27. 3D DRAM静态和动态数据保握时间的比较

终末总结

在NAND部分，自 1987 年发布第一个 NAND 单元架构以来，比特平均密度已栽培了 100 多万倍（下图 ）。二维 NAND 和三维 NAND 的见效膨胀在工艺、器件、架构和运转方面作念出了宏大的孝顺。由于连气儿堆叠层斟酌将濒临宏大的工艺本钱和器件挑战，因此必须启用新的膨胀范式，以陆续扩大 NAND 的边界。握续编削关于竣事将来 NAND 膨胀至关紧迫（下表）。

在DRAM部分，咱们驳斥了推动动态就地存取存储器（DRAM）尺寸缩小至 10 纳米以下节点的本领和瞎想逾越。文中瞩目先容了存储单元晶体管的发展历程，包括从平面结构向三维结构（如 RCAT、马鞍鳍、埋栅）的转机，以及借助诸如片上 DRAM 无理改良码（ECC）和行锤击缓解等瞎想处分有盘算推算，在积极缩小电容的情况下仍能保握正的读取智谋度余量的编削。这种新器件结构与瞎想处分有盘算推算的协同作用，将陆续使 DRAM 尺寸进一步缩小至 10 纳米以下本领成为可能。

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